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          7. cpld結(jié)構(gòu)特點(diǎn),cpld和fpga的區(qū)別介紹
            • 發(fā)布時間:2024-07-05 19:05:35
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            cpld結(jié)構(gòu)特點(diǎn),cpld和fpga的區(qū)別介紹
            cpld結(jié)構(gòu)特點(diǎn)分析
            CPLD是“復(fù)雜可編程邏輯器件”(Complex Programmable Logic Device)的縮寫。是一種數(shù)字電路硬件設(shè)備。CPLD采用多級可編程邏輯門陣列(PAL)和可編程互連資源(PIR)的組合實(shí)現(xiàn)邏輯功能,具有小型化、靈活性高、低功耗等特點(diǎn)。
            CPLD是一種數(shù)字電路中的可編程器件,具有靈活、高效、通用等優(yōu)點(diǎn),在數(shù)字電路設(shè)計(jì)中得到廣泛應(yīng)用。CPLD采用CMOS EPROM、EEPROM、快閃存儲器和SRAM等編程技術(shù),從而構(gòu)成了高密度、高速度和低功耗的可編程邏輯器件。
            cpld的工作原理
            CPLD由觸發(fā)器、邏輯單元、輸入輸出接口以及內(nèi)部可編程互聯(lián)網(wǎng)絡(luò)組成。通過內(nèi)部可編程互聯(lián)網(wǎng)絡(luò)的配置控制CPLD的邏輯電路,從而實(shí)現(xiàn)不同的數(shù)字電路功能。
            cpld的特點(diǎn)
            cpld具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn),可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì),因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用CPLD器件。
            CPLD由可編程邏輯的功能圍繞一個可編程互連矩陣構(gòu)成,由固定長度的金屬線實(shí)現(xiàn)邏輯單元之間的互連,并增加了I/O控制模塊的數(shù)量和功能。CPLD的基本結(jié)構(gòu)可看成由可編程邏輯陣列(LAB),可編程I/O控制模塊和可編程內(nèi)部連線(PIA)等三部分組成。
            cpld fpga
            可編程邏輯陣列(LAB):由若干個可編程邏輯宏單元(Logic Macro Cell,LMC)組成,LMC主要包括與陣列、或陣列、可編程觸發(fā)器和多路選擇器等電路,能獨(dú)立地配置為時序或組合工作方式。
            每個宏單元一般由乘積項(xiàng)陣列、乘積項(xiàng)分配和可編程寄存器構(gòu)成。每個宏單元有多種配置方式,各宏單元也可級聯(lián)使用, 因此可實(shí)現(xiàn)較復(fù)雜組合邏輯和時序邏輯功能。對集成度較高的CPLD,通常還提供了帶片內(nèi)RAM/ROM的嵌入陣列塊。
            cpld fpga
            可編程互連通道主要提供邏輯塊、宏單元、輸入/輸出引腳間的互連網(wǎng)絡(luò)。輸入/輸出塊(I/O塊)提供內(nèi)部邏輯到器件I/O引腳之間的接口。
            邏輯規(guī)模較大的CPLD一般還內(nèi)帶JTAG邊界掃描測試電路,可對已編程的高密度可編程邏輯器件做全面徹底的系統(tǒng)測試,此外也可通過JTAG接口進(jìn)行在系統(tǒng)編程。
            由于集成工藝、集成規(guī)模和制造廠家的不同,各種CPLD分區(qū)結(jié)構(gòu)、邏輯單元等也有較大的差別。
            cpld和fpga的區(qū)別
            FPGA(Field Programmable Gate Array),是 “現(xiàn)場可編程門陣列 “的縮寫。
            FPGA由可編程邏輯塊(CLB),輸入/輸出模塊(IOB)及可編程互連資源(PIR)等三種可編程電路和一個SRAM結(jié)構(gòu)的配置存儲單元組成。
            CLB是實(shí)現(xiàn)邏輯功能的基本單元,他們通常規(guī)則排列成一個陣列,散布于整個芯片中。
            可編程輸入/輸出模塊(IOB)主要完成芯片上的邏輯與外部引腳的接口,它通常排列在芯片的四周。
            可編程互連資源(PIR)包括各種長度的連線線段和一些可編程鏈接開關(guān),他們將各個CLB之間或CLB與IOB之間以及IOB之間連接起來,構(gòu)成特定功能的電路。
            cpld fpga
            FPGA提供了更大的復(fù)雜性和靈活性以及諸如片上RAM、時鐘管理、DSP操作、乘法器等功能。另一方面,CPLD比FPGA消耗更少的功率,F(xiàn)PGA器件更有可能在應(yīng)用變化的設(shè)計(jì)中被頻繁使用。
            相比之下,CPLD器件在需要簡單的膠合邏輯和需要即時開啟電路的應(yīng)用中使用,因?yàn)镕PGA由于要從外部ROM加載配置,最初的工作速度較慢。
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